在过去近半个世纪，一直通过核心器件特征尺寸的微缩来实现半导体芯片的集成度和性能的提高以及制造成本的降低。然而，随着MOSFET的尺寸按比例不断缩小，栅电极对沟道的控制能力严重削弱，导致严重的短沟道效应并降低器件的性能。传统的平面器件无法抑制日益严重的短沟道效应和维持驱动性能的提高，FinFET技术是克服上述挑战的主要手段之一，已经成为未来16nm及以下技术节点器件结构的发展方向，并已被三星、台积电和Intel等公司用于大规模生产。 常规的平面MOSFET包括由栅电极、栅绝缘层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小器件的寄生电阻和寄生电容。虽然平面MOSFET比FinFET具有更小的寄生电容和寄生电阻，并且与FinFET和全耗尽SOI（FD-SOI）型平面MOSFET器件相比，应力工程能够更容易地应用于体硅平面MOSFET以进一步提高晶体管性能，但是，平面MOSFET受到短沟道效应的不利影响，导致器件的阈值电压随沟道长度和漏端电压的变化而波动，减小了栅极对开关电流的控制，从而降低了器件性能。FinFET包括在半导体鳍片(Fin)中间形成的沟道区和在鳍片两端形成的源/漏区，栅电极在沟道区的两个侧面包围沟道区（即双栅结构），鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的更强控制，比常规的平面MOSFET能够更好地控制短沟道效应。然而，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。如何更好地控制器件的短沟道效应并减小寄生电容和寄生电阻以提高器件的性能是本领域面临的世界性共性技术难题。

本专利提出了一种兼具平面晶体管（MOSFET）和三维晶体管（FinFET）共同优点的新型晶体管: hole FinFET ,解决半导体制造领域中在抑制器件的短沟道效应的同时减小寄生电阻这一世界性共性技术难题。 在本专利的技术方案中,半导体器件包括：鳍1002＂；与鳍相交的栅电极（栅介质1007＂和栅导体1008＂）；贯穿鳍和栅电极的通孔；形成在鳍两端的源区和漏区；形成于通孔中的导电接触部1014，与鳍电隔离，且与栅极电接触，其中，半导体器件形成于绝缘体上半导体（SOI）衬底上，该SOI衬底包括依次形成的第一半导体层1000、绝缘体层1001和第二半导体层1002，鳍由第二半导体层形成，且通孔贯穿第二半导体层从而终止于绝缘体层。 本专利技术方案是对现有的常规FinFET器件的改进，在SOI衬底上形成半导体鳍片，并在鳍片两端形成源漏区，在鳍片两侧设置栅极介质层和栅极导体，导电接触部贯穿鳍片并与鳍片电隔离而与栅极导体电接触。本发明的MOSFET器件结构不同于常规的FinFET，因为栅极设置在鳍片两侧并且具有贯穿鳍片且与栅极导体电接触的导电接触部，沟道区设置在鳍片中位于贯穿鳍片的导电接触部两侧的薄层中，而常规的FinFET设置成双栅结构并包围鳍片的中间部分的沟道区。 通过采用本专利的技术方案，在减小源漏之间电阻的同时，并未增大栅极与源漏区之间的电容，有利于改善RC延迟，提升器件性能。同时，本专利的技术方案可以采用较厚的源漏区来减小寄生电阻。还可以在鳍片邻接沟道区的部分形成延伸区，减小载流子的传导路径长度，从而进一步减小与寄生电容和寄生电阻有关的寄生作用。另外，还可以在源/漏区形成较厚的应力层，用来增加薄的沟道区的应力，从而进一步提高器件的开关速度。并且，本专利的技术方案中由于贯穿鳍片形成了自对准导电接触部而使得沟道区非常薄，且可以利用平面MOSFET器件中采用的超陡后退阱（SSRW）工艺进一步减小沟道厚度，因此沟道区可以受到栅极的完全控制，从而减小了短沟道效应。 因此，本发明的技术方案解决了半导体制造领域中在抑制器件的短沟道效应的同时减小寄生电容和寄生电阻的这一世界性共性难题。MOSFET是集成电路中应用最为广泛和最重要的关键器件。本专利的技术方案可以替代现有的常规MOSFET器件结构和制造方法，在提升器件性能、减小器件功耗和降低制造成本方面比现有的MOSFET器件具有明显优势。